總部位于上海張江的青芯半導體（CyanSemi），ASIC定制設計是其核心業務之一。

青芯在單純的設計服務維度之上，打造了從設計到生產的一套完整ASIC定制業務，不僅做芯片設計，還提供封裝、測試服務，也包括生產端的驗廠和品控等環節，甚至能根據供應鏈和制造端的實際情況來反向調整和優化芯片設計階段的工作。
未來，青芯希望在ASIC定制設計領域為客戶提供頂級的設計支撐，幫助客戶實現其產品的成功。創始人楊浩做了個類比：“我們要成為芯片設計領域的藥明康德。”

注：藥明康德，懂的都懂。

走在鋼索上的項目式服務模式

青芯搞ASIC定制設計，采用的是項目式服務模式。
同一時間運行項目數量不等；而根據項目周期與設計需求，每個項目所需耗費的時間與資源也有所不同。這就導致這種項目式服務模式的特性：難以精準平衡資源需求與供給，不是供過于求，就是供不應求。

青芯在創業早期采購過一批二手服務器，自行托管在IDC。

但是——

1. 二手機的硬件故障率逐年攀升，經常需要停機維護；
2. IDC托管的運維、電費等支出不少。

于是經常出現以下兩種難題：

01、機器換時間，to be or not to be

很多芯片設計任務，如果增加一些參數調整的嘗試，多跑幾輪，就有更大的概率獲得更優解。

但項目DDL就在那里，研發工程師們往往只能在有限的時間內跑有限種方案。甚至需要盡可能把時間往前趕，讓項目進度加速前進，整體運行效率越高越好。

但是，不同項目組之間通常存在資源的爭搶，而公司資源永遠是有限的，在資源分配上很難做到靈活機動，往往存在錯配情況：“排隊”與“閑置”同時存在。

如果發生硬件故障的話，就，大家一起歇。

02、項目突發大算力需求很難得到滿足

比如，某大型項目有突發驗證需求，需要7200核計算資源跑3個月。

某一個項目組想一次性拿到這么多資源，非常難了。
畢竟，其他項目組也有DDL要趕的。這種時候，其實沒有很好的解決辦法。

一種新的打開方式：“無事休眠、有事激活”

01、公有云廠商VS 速石研發平臺

為了解決問題，楊總其實是有評估過好幾家公有云廠商的，但看了一圈下來，還是選擇了速石研發平臺。他主要看重的是以下兩個方面：

1. 機器+散件 VS 一體化產品
云廠商提供的是一堆機器和散件，需要自己配置組合。
對云廠商的熟悉程度、配置組合需要消耗的人力資源和時間、與EDA研發環境的適配、使用門檻等等，這些都是需要考慮的問題。
而速石提供的是一整套即開即用的芯片設計研發平臺，是站在整個芯片設計研發體系和架構視角來滿足EDA行業用戶性能、功能、體驗的產品，功能緊密耦合，簡單易上手，且經過層層實戰考驗。

如果把速石平臺比作一臺車，那ta會是什么樣的呢？點擊了解我們的自研調度器Fsched到底有多能打~~

2. EDA工具的支持，優化和管理
云廠商提供的是通用的平臺，用戶怎么用，用來做什么，取決于用戶自己。
而速石研發平臺深入業務場景，既連接上層EDA應用，對應用本身的運行提供支持和優化；同時連接底層資源，給用戶提供更靈活、更高效使用資源的能力；還能結合EDA應用和底層資源的聯動和適配，給出最佳實踐經驗，是一套上中下層聯動的芯片設計研發環境。

我們平臺可支持市面上幾乎所有EDA工具，還擁有強大的IT-CAD能力，目前已積累了上百家半導體行業客戶的服務經驗。
關于公有云廠商與速石研發平臺更詳細的區別，可以看這篇：八大類主流工業仿真平臺【心累指數】終極評測（上）

02、“無事休眠、有事激活”的使用模式

青芯是有本地機房的，對外部資源的需求是突發且短期的。
針對青芯的實際情況，我們提供一種“無事休眠、有事激活”的使用模式。

無事的時候，我們以最小化資源消耗維持這套完整研發環境的存在，保持“休眠模式”。休眠狀態下，青芯承擔的成本幾乎可以忽略不計。
有事的時候，這套環境可以立即激活，投入使用。

在這種模式下，平時青芯可以使用本地機房跑項目，同時以極低的成本待命一個云端備用研發環境。

而在任何時候，只要有項目需求，青芯無需準備時間，就可以“秒開”這套環境，可謂是在成本、時間、效率等多個維度達到了綜合最優解。

03、持續迭代產品的能力，是青芯選擇我們的一個重要原因

在速石與青芯的合作期間，我們一直在持續迭代我們的產品，而這也是青芯選擇我們的一個重要原因。
楊總表示：“速石愿意持續研發產品，持續為客戶開發更優質的產品。青芯認為未來的速石有機會提供真正符合客戶需求的解決方案，而青芯不愿意錯過這個機會。”

1. 持續建設的全球資源中心

隨著速石全球資源中心的建設，可供用戶選擇的資源區域也越來越多。同時，遍布全球的資源中心也可以提供越來越多種類和型號的云端資源，能夠隨時滿足項目對資源的多樣化需求。
優化區域和資源選擇，能顯著降低青芯的綜合使用成本。

2. 存算分離-近云場景解決方案
而對于今年我們為先進制程芯片設計企業打造的存算分離-近云場景解決方案，楊總也表現出很大的興趣。

關于該方案的詳情，可戳：【案例】速石X騰訊云X燧原：芯片設計“存算分離”混合云實踐

下一步，還有很多可能……

01、FCC-B完美匹配大內存需求

青芯在項目研發的某些階段，是需要大內存機型的，而且需要使用的時間不一定很長。大內存機型難找，而且價格也相當高。這些是很多芯片設計企業常常會面臨的問題。

速石科技全新上線的產品——FCC-B，可以提供行業特需的大內存機型，滿足項目關鍵階段的特定資源需求，且性價比極高，十分貼合青芯對特殊機型的需求。

FCC-B產品有3個特點：
1. 擁有行業特需的2T-4T大內存機型；
2. 提供準動態資源池，適合短期需求；
3. 性價比極高。

機器充足，配置合適，性價比還高，不過，要提前預約。

02、天然適合新人練手

青芯的研發團隊一直在持續擴張，今年又招了一大批應屆生。速石研發平臺很適合用來給新人練手。

對新人來說：
1. 平臺即開即用，新人可以直接上手用平臺，人是9:00報到的，工作是9:10開始的；
2. EDA工具的種類與版本十分齊全，無需單獨安裝，便于開展學習，不用自己單獨去手動調試、配置或部署某個不熟悉的東西，不易出錯；
3. 各種功能十分完善，平臺上手簡單，體驗友好。

對青芯來說：
1. 可以很方便地對EDA工具進行統一、集中管理；
2. 可為不同角色的用戶進行分組和權限管理，比如可以給一個新人設置最多拿48核資源，不用擔心新人設置錯誤浪費資源；
3. 練手環境與公司研發生產環境完全隔離，互不干擾。

Take Away

1. “在大公司做芯片設計，是不需要操心IT的事情的，你只需要抱怨IT就行了。而到了小公司，你才會發現IT上面全是問題——算力、存儲、安全、成本等，都需要考慮周全。”楊總說，“而速石做的事情，就是把你從這些事情中解放出來，全身心投入到核心業務中去。”

2. 青芯的價值觀是：成就客戶、創新為要、誠信負責。特別是第二點，如果你的產品跟別人做得一樣，那就只能打價格戰了，所以創新是很重要的能力。關于這一點，我們英雄所見略同。

關于青芯半導體

青芯半導體科技（上海）有限公司是一家集成電路設計企業，專注于高性能異構加速領域的芯片和IP設計工作，公司圍繞服務器加速領域（計算加速，互聯加速，存儲加速和安全加速）展開自有芯片產品開發和客戶定制芯片產品開發。作為一家深耕全球高端定制芯片市場的公司，青芯擁有端到端的多樣化研發技能，以及先進工藝下超大規模、超高復雜度的“巨型芯片”設計能力，所有芯片產品均一次流片成功，并有數個產品已開始量產。

關于fastone云平臺在各種EDA應用上的表現，可以點擊以下應用名稱查看：

HSPICE │ OPC │ VCS │ Virtuoso │ Calibre

速石科技芯片設計五部曲，前三部先睹為快：

模擬IC│ 數字IC│ 算法仿真

- END -

我們有個IC設計研發云平臺
IC設計全生命周期一站式覆蓋
調度器Fsched國產化替代、專業IT-CAD服務
100+行業客戶落地實踐
支持海內外多地協同研發與辦公
多層安全框架層層保障

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重大事件：
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速石科技賦能里恩特，開拓更廣闊的芯片設計市場
速石科技應邀出席2023世界人工智能大會，AI研發平臺引人矚目
速石科技與深信服開啟戰略合作，助力芯片設計自主創新
速石科技成三星Foundry國內首家SAFE云合作伙伴

從底層硬件到頂層業務
里恩特的艱難轉型路

近年來，隨著我國對半導體行業的支持不斷加大，越來越多的企業積極擁抱環境變化，在芯片行業尋求更大的發展空間和機遇。在此背景下，聚焦傳統硬件產品代理與集成服務的里恩特敏銳洞察到了芯片行業的發展潛力，借助自身在半導體行業積累的人脈，里恩特創始人陶森林親自掛帥，整合公司內部優質資源，成立了針對芯片行業的“突擊小分隊”，負責為公司未來從基礎架構供應商向專業化的服務咨詢商轉型探路。

甫一涉足芯片行業，里恩特便面臨嚴峻挑戰：

首先，里恩特過去的解決方案主要基于硬件層，同質化嚴重，很難形成核心競爭力，無法觸達芯片設計的核心業務需求。

其次，里恩特過去在硬件業務上形成的路徑依賴導致其解決方案難以觸達芯片設計的頂層業務，在與客戶的研發部門存在溝通壁壘，無法精確判斷客戶的實際需求。

這些問題嚴重制約了里恩特在芯片行業的發展，但也成為推動他們積極尋找合作伙伴以提升自身在芯片設計服務領域價值定位的動力。

產品、商機、培訓
來自速石的全面支持

“選擇速石科技，因為他是聚焦芯片行業的，特別是研發場景很專業，在合作前我們就知道國內有很多芯片公司已經在速石平臺上運行了。”

——里恩特創始人 陶森林

里恩特迫切希望通過專業EDA合作伙伴提供差異化解決方案，然而很快發現其方案同樣缺乏業務針對性，無法達到預期。在經過深入的考察和評估后，里恩特與速石科技達成一致，開展合作。

1. 從產品到市場的全面支持

速石科技旗下的一站式國產自研平臺可覆蓋芯片設計全生命周期，其企業級產品FCC-E、FCC-B、FCP面向研發業務，提供針對EDA應用工具的優化與適配，并基于國產自研調度器Fsched，結合行業最佳實踐流程，提供IT自動化管理和基于業務的監控告警等功能，實現對企業本地及云端復雜研發環境的統一協同管理，為用戶提供一整套高效易用的研發環境，大幅提升企業研發效率。

在速石全線平臺產品的支持下，里恩特擁有了從業務出發滿足客戶需求的能力，如針對模擬芯片客戶大多有本地資源的特性，里恩特可通過速石FCP產品的混合云架構完美匹配模擬芯片客戶合理利用本地資源、有需求時自動彈性上云的場景。

速石還基于服務100+行業客戶的成功實踐，協助里恩特優化市場拓展策略，并開放高質量的商機資源共享，極大提升了其拓展優質客戶的能力。

2. 跨越項目全周期的完整培訓體系

速石科技還為里恩特打造了一整套完整的培訓體系，涵蓋了項目初期的用戶場景分析、售前能力培訓，到中期的系統環境部署、EDA軟件指導，再到后期的項目實施保障與全流程管理。

在速石全面的技術培訓、指導和支持下，里恩特逐漸獲得了獨立部署產品并提供專業支持的核心能力，以售前為例，其相關人員的能力已全面達到了速石對售前的技術要求。

在速石科技成熟的產品、大量成功實踐經驗和標準化培訓體系的幫助下，里恩特得以快速突破自身能力限制，進一步拓展其在芯片行業的發展空間，并取得了傲人的成績。

聚焦頂層研發業務
全面布局芯片設計行業

如今，里恩特已經擁有了從芯片設計頂層研發業務出發，積極主動推動平臺建設的能力，在客戶場景中成功實現了閉環，其在客戶側的企業形象和價值定位都獲得了全面的提升。

而隨著產品和解決方案的不斷完善，速石科技與里恩特的合作也結出了累累碩果，雙方已攜手開拓了多家芯片設計客戶，其中30多家有了實質性進展，超過10家即將邁入項目實施階段。

目前里恩特已成為速石科技華東區域指定IC設計渠道和服務生態戰略合作伙伴，其在芯片設計行業內的成就也獲得了深信服的認可，并躋身深信服區域戰略合作伙伴，有望為更多芯片設計客戶提升研發效率。

未來，速石科技將持續為里恩特迭代產品、提供高質量商機、開展體系化培訓，幫助其打造更為全面的解決方案，推動國內芯片設計行業的發展。里恩特也將充分結合速石深入業務場景的平臺產品與技術能力，多維度、全周期地服務芯片設計客戶，同時利用自身具備的芯片代理渠道，形成與芯片客戶之間的生態閉環，力爭成為華東乃至全國最專業的芯片設計服務咨詢商。雙方將攜手共進，致力于創造更加繁榮的未來，為“中國芯”的崛起貢獻自己的力量。

此外，里恩特也在積極探索除芯片設計以外的其他行業方向，向就算力、存儲、數據安全等存在極高要求的企業提供解決方案，雙方將在生物、醫藥等更多領域持續深入合作，以期取得豐碩的成果。

“我們非常慶幸速石走在了行業前列，純自主開發出了一整套國產芯片研發平臺。這套產品和解決方案不僅讓我們與客戶研發團隊之間的合作更加緊密，而且還極大地提升了我們在行業中的競爭力和聲譽。同時速石在行業內的經驗也非常豐富，他們有一支非常專業的CAD團隊，這是很多芯片設計公司都稀缺的人才，提供的服務也非常及時，能夠滿足各種類型的芯片客戶的專業需求。”
——里恩特創始人 陶森林

◆ ◆ ◆

關于里恩特

南京里恩特電子科技有限公司成立于2009年，公司位于玄武湖畔金思維大廈，目前員工20余人，其中專業技術人員達到一半以上，大學學歷占比70%以上。經過多年的發展，公司從創業初期的純IT產品代理商成長為擁有IT和IC兩大事業部的綜合服務商，其中IC事業部由從業近二十年創始人親自統帥，以”實現國產芯片替換“為己任，目前已布局國內諸多一線IC品牌，在研究所、軍工、新能源、汽車電子行業均有所突破。隨著芯片國產化趨勢的日益明朗，國產芯片事業大有可為。里恩特將勇擔歷史賦予的使命：打造國內知名IC貿易平臺，為半導體國產化崛起而奮斗！

關于速石科技

速石科技（fastone）致力于構建為應用定義的云，讓任何應用程序，始終以自動化、更優化和可擴展的方式，在任何基礎架構上運行。我們為創新驅動型用戶提供為應用優化的一站式研發云平臺，滿足半導體、新藥研發、汽車/智能制造、人工智能、金融科技等企業及高校科研機構多種研發場景需求。基于本地+公有混合云環境的靈活部署及交付，幫助用戶提升20倍研發效率，降低成本達到75%以上，加快市場響應速度，面向全球開展競爭。
關于速石科技的更多信息，請訪問：http://www.youjiajingji.com/

近日，上海速石信息科技有限公司（以下簡稱“速石科技”）與深信服科技股份有限公司（以下簡稱“深信服”）宣布開展戰略合作。

雙方推出芯片研發仿真場景的聯合產品級解決方案，助力提高企業研發進程、降低運營成本。除了產品技術層面的合作，速石科技與深信服還將圍繞品牌、市場等方面開展深度合作，共同提高方案競爭力和品牌影響力。

針對芯片設計企業業務進度不可控、現有研發環境資源利用率較低且無擴展性、運維復雜等問題，及全面自主創新要求，速石科技與深信服聯合推出產品級解決方案。

本方案基于速石科技旗下產品——FCP（fastone Compute Platform），結合深信服EDS分布式存儲，為半導體行業提供具備高性能存儲的一站式芯片研發平臺，以減輕企業搭建和管理復雜研發環境的壓力，幫助其降本增效，構筑數據保護閉環，保障業務連續穩定運行。

其中：

速石科技FCP（fastone Compute Platform）產品能夠快速幫助用戶在本地IDC和云端構建一整套高效易用的混合云研發環境，實現資源統一自動化管理。FCP支持Burst to Cloud動態資源擴充，能夠在任務資源不足時溢出到云端，滿足用戶的突發或彈性資源需求。建立在速石科技自研調度器Fsched上的立體化監控告警與精準化數據統計分析能力，結合專業的IT-CAD服務和大量落地經驗，FCP產品能有效提升資源利用率，降低運維壓力，切實提升企業研發效率。

基于分布式架構的深信服EDS高性能文件存儲系統可通過NVMe構建大容量分層、RDMA低時延網絡、自研高性能文件專有客戶端和創新元數據管理架構，實現高性能元數據訪問、小文件讀寫高性能和大文件高吞吐能力。同時，根據研發任務對高性能和高安全的不同需求，提供相應的隔離流程，通過構建數據保護閉環框架，實現事前主動防御，事中自動處理，事后快速兜底，保障業務數據0丟失。

速石科技與深信服的聯合解決方案已于近日通過雙方ISV聯合方案認證，并成功服務了多家不同類型的半導體行業用戶。在此基礎上，雙方還將持續就速石科技FCP研發平臺、深信服VDI云桌面、超融合等產品，積極探索多種業務場景的支持方案。

速石科技全方位覆蓋完整IC設計全生命周期的產品線與大量實戰經驗將為雙方的戰略合作提供強大的綜合技術支持，而深信服在企業級IT服務領域的多年深耕和完整的市場生態環境也將協助雙方的解決方案能夠更高效、更廣泛地服務于行業用戶。

未來，雙方會充分利用自身優勢，積極探索生命科學、智能制造等領域，為更多行業用戶提供更符合業務需求、更高效的一站式企業級研發平臺，為創新驅動型企業開展全球競爭持續賦能。

關于深信服

深信服科技股份有限公司是專注于企業級網絡安全、云計算、IT基礎設施及物聯網的產品和服務供應商，擁有深信服智安全和信服云兩大業務品牌，致力于讓每個用戶的數字化更簡單、更安全。自2000年成立以來，公司先后被評為國家級高新技術企業、國家技術創新示范中心、下一代互聯網信息安全技術國家地方聯合工程實驗室、廣東省智能云計算工程技術研究中心等。目前在全球有50余個分支機構，員工規模超9000名。

關于速石科技

速石科技（fastone）致力于構建為應用定義的云，讓任何應用程序，始終以自動化、更優化和可擴展的方式，在任何基礎架構上運行。
我們為創新驅動型用戶提供為應用優化的一站式研發云平臺，滿足半導體、新藥研發、汽車/智能制造、人工智能、金融科技等企業及高校科研機構多種研發場景需求。基于本地+公有混合云環境的靈活部署及交付，幫助用戶提升20倍研發效率，降低成本達到75%以上，加快市場響應速度，面向全球開展競爭。

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“上云正成為芯片設計產業的一個趨勢。”燧原科技IT負責人Vincent近日在接受數智前線采訪時表示。

不久前，速石科技聯合騰訊云為芯片設計企業燧原科技，打造了一個面向HPC（高性能計算）場景的行業解決方案。該方案基于速石科技的一站式芯片設計研發云平臺，快速自動地調用騰訊云IaaS資源構建仿真環境，滿足了燧原科技的業務彈性需求，提升了整體的項目研發效率。

01 芯片設計產業上云正在成為趨勢

燧原科技作為國內領先的AI芯片設計企業，當初創造過僅用18個月就將技術門檻很高的AI訓練芯片一次性流片成功的紀錄。

但隨著工藝制程越來越先進，燧原也面臨著IT資源和效率無法滿足業務需要的矛盾。

芯片的研發周期通常都比較緊張，尤其是大芯片，中后期經常是按天來做任務排期。而行業內普遍采用的是自建IDC（數據中心），騰訊云高性能計算行業高級經理Kevin告訴數智前線，這么做主要是當時的芯片工藝沒那么先進，對算力的需求也沒那么大。

而且，燧原科技IT負責人Vincent透露，芯片項目在前期會做大量論證和規劃，包括需要多少算力和存儲。但問題在于，在項目推進過程中經常會有變更，包括制程的改進、功能變化及性能指標調整。這種變更會造成大量突發的算力需求。如果要通過采買服務器或者是租借服務器的方式來滿足需求，從部署、上線測試，需要相當長的一段時間業務團隊才能用上這些算力，影響研發進度。

這樣的效率顯然是無法接受的。尤其是這幾年的疫情導致采買硬件的周期不可控，但芯片項目周期是明確的，這就意味著，芯片設計企業要面臨一個不確定的IT資產的風險。比如一天之內要準備一兩百臺服務器，只有上云才能夠做到，如果是原有的IT流程，從確認服務器型號到采購，從安裝服務器上機柜到機房運維，最快也要8到12周，而且IT資金占用成本太高。

“這是我們上云的一個契機吧。”Vincent提到。

大芯片設計周期超過12個月，包括產品定義、前端設計、IP驗證、SOC驗證、綜合、布局布線等多個階段，不同階段對算力的需求不相同。驗證環節是算力使用的高峰期。所以，燧原也選擇將部分驗證搬到云上，“前端IP驗證的過程基本都上云了，后續我們肯定是希望把整個彈性的部分盡量都上云。”燧原科技項目負責人Eli說。

燧原有大量彈性作業的需求，比如需要在同一個時間配置數百臺的服務器，對穩定性和實時響應的要求非常高。目前，騰訊云聯合速石可以做到讓客戶在1小時內快速把仿真作業跑起來，讓客戶在有限時間更頻繁地去跑仿真和驗證任務，提高流片前的成功率。同時基于速石對業務場景優化和CAD方面的能力，幫助燧原整體Job運行時間降低了50%，加快了整個項目的研發進度。

而且，芯片設計行業如今已經進入到7nm甚至3nm時代，一顆芯片上會有幾百億級的晶體管，它對算力的需求會大大增加。這就意味著，芯片企業在高峰期的算力需求非常明顯，燧原等芯片設計企業開始尋求彈性的算力解決方案。
“上云是一個行業趨勢。”Vincent說，“都在嘗試，但全部都上云還需要一些時間。”

02 安全、效率和成本的鐵三角

芯片設計企業最核心的是各種芯片代碼和知識產權，相比于很多行業，這個賽道對數據安全有著更高的要求。

燧原科技在上云的態度是，所有的數據要放在本地，只有彈性的部分在云上，中間不做數據存儲。所以，速石和騰訊云在燧原的建議和啟發下，大家探索出了“存算分離”的混合云計算架構，并且花了五六個月時間去驗證。它能夠在保障核心數據、代碼存儲在本地的前提下，通過速石平臺與本地計算集群打通，使得計算任務能夠靈活選取本地或云端算力隊列。

速石高級技術總監陳琳濤透露，此次采用的存算分離方案本質上是一個混合云方案，速石提供的一站式芯片設計研發云平臺可擴展到本地和云上，在純云、純本地、混合云三種模式下都可交互。從技術范疇來說，速石的存算一體解決方案已經十分成熟。但在燧原的項目中，該方案面臨進一步的技術挑戰，例如在整個混合云建設架構上，對網絡的時延、帶寬的吞吐率和效率的要求都非常高，這就要求三方共同在這個項目里尋求最優的架構布置方式。

Vincent坦言，因為做了存算分離的架構，數據在本地，所以企業對安全的擔憂會有降低。

以前的存算分離，是在同一自治域內，比如都在騰訊云上實現。但現在燧原的方案是在兩個自治域內，混合云部署，云上一部分，云下有一部分，云下是燧原在做，云上的部分是速石科技和騰訊云來做。不過，這增加了物理距離，而且各種接口的調度變得更加復雜，更加考驗云廠商和合作伙伴的能力。而速石平臺不改變用戶的使用習慣，讓使用者無感地調用云資源，對資源的調用更加便捷，減少上云的學習成本。

速石和騰訊云之前考慮的是直接把客戶的數據上云，方便高效。但溝通之后發現，芯片客戶對數據安全的要求，還是采用混合云存算分離的架構最為合適。騰訊云目前僅做算力的支撐，速石平臺提供自動化高效的環境構建，燧原的代碼等企業核心數據都是放在線下。不過，在騰訊云架構師Cedric看來，有些不敏感的數據理論上可以上云，通過緩存技術來提高仿真效率。

Kevin告訴數智前線，早期初創，存量數據和存量資產少，對安全沒那么大顧慮，使用全云方案是首選，但規模大了之后，很多企業則傾向采用混合云架構。

而且，很多芯片設計企業以前就有很多IDC資產，如何把原有的資源利用起來，也是企業的訴求，可以比較好的平衡既有資產的投入，同時又兼顧云的彈性、靈活、快捷、便捷。“所以從這個角度上來說，混合云是目前來看一個比較好的選擇。”
像燧原并沒有將全部業務搬到云上，其中一部分依然用到了本地的算力，比如項目前期運行還是更適合本地已有的算力。事實上，很多芯片設計企業還是以本地為主，云上做彈性的部分。

混合云的部署方式，對IT成本的節約也在逐漸成為共識。

燧原算過一筆賬，如果自己采買服務器、自建機房，按照三五年的周期財務進行對比，每個月均攤的成本會比每個月上云均攤的成本更低。但如果從節省時間和人力、提升效率以及整體的綜合成本考慮，上云的優勢還是非常明顯。因為云不需要水電，也不需要自己運維，這部分都是省下來的，而且快速部署和彈性擴容的能力，能讓研發人員提高效率，縮短研發周期。

除了采用存算分離的架構，騰訊云聯合速石也為燧原等芯片設計客戶打造了從終端到云端的完整安全方案。

在終端，騰訊云的零信任安全的iOA方案，可以保障燧原全國各地的研發人員，能無縫體驗一致的仿真環境，同時確保終端安全、信息保護以及一些漏洞的保護。

在云端，使用了騰訊的主機安全，保障整個計算環境是安全授信的，通過這個部分確保整個計算過程不會有入侵、數據泄露、勒索病毒等等的問題。甚至是傳輸層面，騰訊云與燧原之間有一條超大帶寬的網絡保障，確保了整個傳輸的通道安全可信。

不難發現，通過存算分離的架構和混合云的部署方案，既滿足了對彈性算力和效率的需要，又能滿足節約成本和數據安全的需要。而這些正是企業在上云和用云過程中最在意的方面。

目前，“存算分離”的混合云架構已經幫助燧原節省了可觀的IT投入，任務并發量可以通過云端彈性同步提高，同時部分仿真任務周期縮短30%~50%。

當然，Eli也提到，現階段使用這一套三方共創的存算分離方案滿足了部分業務在彈性算力使用量上的需求。而下一步我們還要進一步優化，提升使用效率，“如何更高效的利用云上機器，如何契合業務使用進行高效優化，并遷移更多的業務，是我們接下來要做的事情。”

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支持高級用戶直接在云端創建集群 

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《芯片設計五部曲》：模擬IC、數字IC、存儲芯片、算法仿真和總結篇（排名不分先后

上一集我們已經說了，模擬IC，更像是一種魔法。

我們深度解釋了這種魔法的本質，以及如何在模擬芯片設計的不同階段，根據常見的EDA工具特性和原理，從計算角度幫助模擬工程師更高效地完成吟唱施法。

芯片設計五部曲之一 | 聲光魔法師——模擬IC

第二集：數字IC

假如我們想要錄制一段聲音，模擬信號的做法是把所有的聲音信息用一段連續變化的電磁波或電壓信號原原本本地記錄下來。而按照一定的規則將其轉換為一串二進制數0和1，然后用兩種狀態的信號來表示它們，這叫數字信號。

處理數字信號的芯片就是數字芯片，比如常見的CPU、GPU。

當聲音變大或變小了，模擬信號都會跟著變化，所以模擬信號有無數種狀態。狀態之間微妙的差異，需要人的經驗判斷，有點玄學的成分。

而數字信號永遠只有0和1兩種狀態，信號的轉換嚴格遵循邏輯關系，一個輸出對應唯一確定的結果，程序完全依照輸出指令執行，這是科學。

數字IC設計工程師的設計目標：在PPA（Power、Performance、Area）三個指標上追求完美的平衡。
怎么玩轉這門科學？
這，是一種藝術。

今天，我們就從資源需求、并行特征、數據敏感度等角度展開聊聊在數字芯片設計各階段，如何利用不同EDA工具的特點，讓數字芯片的設計研發效率獲得顯著提升。
和模擬芯片相呼應，這篇還是從計算角度出發，至于調度/管理/數據/協同/CAD等視角，會在后面的文章里體現~（比如第三集

和模擬相比，數字芯片需要使用EDA工具的場景更多，IC工程師們對于計算機的使用天然比較親近。但就跟《解密一顆芯片設計的全生命周期算力需求》一樣，只負責某項工作的研發可能不關心，或者只了解自己的這部分，IT對業務所知有限，也不一定清楚。除非有大佬坐鎮，大多數公司的日常大概是以拍腦袋經驗論為主。

我們先來看一下大畫面，數字芯片設計全流程分析圖：

01 數字前端：前端設計/驗證

這一階段包含了規格制定、架構設計、RTL編碼等步驟。
數字前端算法仿真和功能驗證場景有大量中小任務并行，這一階段，對于資源類型和用量通常無特殊需求。
不過需注意若大量使用現有IP通常沒有算法仿真這一步。而且每家公司業務不同，算法仿真需求量差異非常大（下一集主角就是ta）。

02 數字中端：邏輯綜合與DFT實現

這一階段可分為邏輯綜合、形式驗證、門級仿真、ATPG驗證等業務場景。
數字中端呈現單、多任務混合的特點，因為計算的輸入數據中包含門延遲信息，輸入數據變多，對內存的需求相比前端有一定增長。ATPG驗證建議內存優化型，其他三種場景更加偏計算密集型。

03 數字后端：物理實現

這一階段包括布局布線、形式驗證、版圖驗證、寄生參數提取、后仿、ATPG驗證、靜態時序分析和IR分析等業務場景。
數字后端基本都是多任務，由于包含版圖的寄生參數，信息量非常大，普遍需要大內存機器。其中，布局布線、后仿、靜態時序分析、IR分析的大任務數量非常多，對主頻也有要求，需要兼具高主頻和大內存的資源。

資源需求
后端>中端>前端，數字后端·真·資源黑洞

把數字IC設計前、中、后端三大階段進行資源需求對比。

可以看到無論是任務運算時間、所需計算資源、存儲需求還是IP與輸入數據量級上，數字前中后端形成了非常明顯的階梯結構，整體資源需求呈現前端<中端<后端的趨勢。

這是由三個階段的具體工作內容決定的：
數字前端，用RTL代碼將芯片架構師的設計寫出來，前端驗證也主要是針對RTL的功能進行驗證，偏邏輯功能。
數字中端，需要將RTL代碼綜合成網表并規劃、插入各種用于芯片測試的邏輯電路，需要加入Foundry廠提供的標準單元庫的工藝參數，驗證也到了邏輯門這一級。
數字后端負責芯片的物理實現，先將電路網表通過自動布局布線畫成版圖，再進行寄生參數提取，創建一個可以精確模擬數字電路響應的模型，這一階段會加入版圖的寄生參數。
從代碼到邏輯門電路再到物理層，隨著階段的演進，信息量逐級遞增，計算時所需消耗的資源量也隨之增加。

而在28nm以及更先進制程下，包含的工藝參數更多，電路更復雜，前中后端每一階段的信息量級還會被進一步放大。

哪怕前端RTL基本一致，中端和后端因為Foundry廠工藝參數更多更復雜，同樣的代碼計算量也是更大的。

換個思路，我們舉個栗子。
通過一個在數字前中后端都會出場的EDA工具來看看三大階段的資源需求。

VCS的主要作用是將Verilog HDL（一種硬件描述語言）轉成C語言，編譯出來并執行。作為一個翻譯官，ta的工作量取決于雙方對話的頻率，以及需要翻譯的文本量。
VCS在前端的功能驗證、中端的門級仿真、后端仿真中都有出場，在不同階段對任務資源的需求完全不同：

從前端到中端再到后端，雖然VCS的工作性質沒變，但整體來說，消耗的資源越來越多了。

綜上，數字后端設計與驗證環節相比中端和前端資源需求更高、運算時間更長、數據量更大，往往會占據整個項目周期資源需求量的50%以上。
這也就意味著，數字后端對IC設計公司的壓力相當大，能否在這一階段獲取充足的資源，是提升研發效率、保障項目進度的關鍵。

典型并行場景
靜態時序驗證&版圖驗證

并行度是我們評估任務能否通過分布式計算完成，提升效率的標準之一。
這里涉及到兩個重要的判斷標準：可拆分，互不干擾。
可拆分指的是，大任務可以分解為小任務，原任務目標不變。
互不干擾指的是，拆分為小任務之后，任務之間互相不干擾，可以不同步。

從前端到中端再到后端，任務數量越來越多。
任務的并行度決定了速度提升的空間。

靜態時序驗證：最常見且并行度較高

靜態時序驗證是最常見的設計場景之一，基本原理是檢查各信號通路上經過的門電路，然后累加門延遲，求取整個路徑的信號延遲。
沿信號通路求Delay Time的過程，就是沿信號通路不停做簡單加法。

在靜態時序驗證過程中，有一個PVT的概念。
我們需要驗證邏輯門在不同的工藝（Process）、電壓（Voltage）、溫度（Temperature）條件下的延遲。

首先，列出可能的條件，如：
工藝：TT、FF、SS……
電壓：0.9V、1.0V、1.1V……
溫度：-40°C、0°C、25°C……

隨后，窮舉每一種可能性，如：
PVT1=TT、0.9V、-40°C
PVT2=TT、1.0V、25°C
PVT3=TT、1.0V、0°C
……

最后，驗證邏輯門在每一種PVT條件下的延遲：

數字芯片中有著無數這樣的邏輯門，每一個PVT下，邏輯門都有對應的Delay Time，而P、V、T之間可以有很多種組合，就會有很多個Delay Time的情況需要驗證。
這一場景，天然適合暴力堆機器。

版圖驗證：最高并行度

模擬芯片和數字芯片，這一場景的原理一模一樣，使用的EDA工具也完全相同。

版圖驗證屬于檢查類任務，以模塊為單位，本質上是數據對比工作，重內存需求，子任務間沒有數據關聯，是數字芯片設計與驗證中并行度最高的場景。

這一階段很適合利用云上的內存優化型資源，使用“小F影分身術”（版圖分割術），通過暴力堆資源的方式快速完成任務。

關于版圖驗證，我們在《芯片設計五部曲之一 | 聲光魔法師——模擬IC》中有更詳細的說明。

數據敏感度
前端>中端>后端，但是不用擔心

我們按照數據敏感度從高到低的順序給各類設計數據排了個序：
RTL數據 > IP、PDK和版圖 > Netlist、Session、過程波形、歸檔數據和Report
好了，接下來我們看看這些數據都會出現在哪些階段：

數字前端有大量RTL代碼，甚至部分公司在此過程中還自己開發了IP，屬于數據安全等級最高的那一撥。許多公司都會嚴格管理這部分數據，設置一定的保密等級，甚至固定放在某幾臺機器上。
中端則涉及到部分的RTL代碼、IP和PDK數據，以及一些Netlist、Session和Report。
后端徹底告別了代碼，以IP、PDK、版圖和數據敏感度較低的數據為主。

如果你要做一款游戲，前端相當于游戲的源代碼，中端是詳細的角色形象設計稿，后端就是玩家拿到手的游戲光碟了。

前端泄密，恭喜你的對手達成“代碼級抄襲”；
中端泄密，別人能照著樣子把仿品做出來，但沒有源代碼參考，知其然不知其所以然；
后端泄密，等對方逆向明白，大半年時間也過去了，你的下一代產品已經在路上了。
值得一提的是，如果使用的是先進工藝，Foundry廠也會對IP/PDK數據有保密要求。

所以在選擇云上業務場景的時候，我們一般優先推薦數字后端先來。當然，會根據每家公司的實際情況進行具體分析。（以后會寫到，這次一定

那么，前端或者中端是不是就適合用云了呢？
甚至，在某些情況下，IC設計公司會面臨全部數據無論敏感度高低必須存放在本地的情況，比如一些高保密項目（軍工項目或國家重點項目），或者有點微妙的競爭關系，怎么辦？
我們有針對性的存算分離解決方案，歡迎來對號入座。

存算分離究竟是什么意思？我們又是如何實現的？掃描文末二維碼關注小F，對暗號“存算分離”搶先了解哦~

關于數字IC設計，從不同設計階段的計算任務視角出發，我們總結了四點：

芯片設計五部曲的第二集——數字IC篇到此結束啦。
敬請期待第三集！

關于fastone云平臺在各種EDA應用上的表現，可以點擊以下應用名稱查看:

HSPICE │ OPC │ VCS │ Virtuoso

- END -

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今天來科普下芯片設計的流程以及設計需要的工具。芯片設計過程可分為兩個部分， 芯片設計與制造兩個環節。

芯片設計

芯片設計階段會明確芯片的用途、規格和性能表現，芯片設計可分為規格定義、系統級設計、前端設計和后端設計4大過程。

1. 規格定義

工程師在芯片設計之初，會做好芯片的需求分析、完成產品規格定義，以確定設計的整體方向。例如：成本控制在什么水平，需要多少TOPS的AI算力，是否功耗敏感，支持哪些聯接方式，系統需要遵循的安全等級等。

2. 系統設計

基于前期的規格定義，明確芯片架構、業務模塊、供電等系統級設計，例如CPU、GPU、NPU、RAM、聯接、接口等。芯片設計需要綜合考量芯片的系統交互、功能、成本、功耗、性能、安全及可維可測等綜合要素。

3. 前端設計

前端設計時，設計人員根據系統設計確定的方案，針對各模塊開展具體的電路設計，使用專門的硬件描述語言（Verilog或VHDL），對具體的電路實現進行RTL（Register Transfer Level）級別的代碼描述。代碼生成后，就需要嚴格按照已制定的規格標準，通過仿真驗證來反復檢驗代碼設計的正確性。之后，用邏輯綜合工具，把用硬件描述語言寫成的RTL級的代碼轉成門級網表（NetList），以確保電路在面積、時序等目標參數上達到標準。邏輯綜合完成后需要進行靜態時序分析，套用特定的時序模型，針對特定電路分析其是否違反設計者給定的時序限制。整個設計流程是一個迭代的流程，任何一步不能滿足要求都需要重復之前的步驟，甚至重新設計RTL代碼。

推薦閱讀：芯片設計5五部曲：
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4. 后端設計

后端設計是先基于網表，在給定大小的硅片面積內，對電路進行布局（Floor Plan）和繞線(Place and Route)，再對布線的物理版圖進行功能和時序上的各種驗證(Design Rule Check、Layout Versus Schematic等)，后端設計也是一個迭代的流程，驗證不滿足要求則需要重復之前的步驟，最終生成用于芯片生產的GDS(Geometry Data Standard)版圖。

芯片制造：點“沙”成金

芯片制造環節中，芯片是如何被“點沙成金”的呢？看似無關且不起眼的沙子，富含二氧化硅，而二氧化硅通過高溫加熱、純化、過濾等工藝，可從中提取出硅單質，然后經特殊工藝鑄造變成純度極高的塊狀單晶硅，稱作單晶硅棒（Crystal Ingot）。
單晶硅棒根據用途被切割成0.5mm-1.5mm厚度的薄片，即成為芯片的基本原料，硅晶圓片，這便是“晶圓（Wafer）”。

晶圓（wafer），相當于芯片的“地基”，提到晶圓一般會提到尺寸如8寸或12寸，尺寸是硅晶圓的單位
單晶（monocrystalline）具有原子一個個緊密排列的特性，可以形成平整的原子表層，使用單晶做晶圓，可以使后續添加的原則和基板結合更固定

晶圓（Wafer）經過拋光處理及一系列嚴格篩查后，投入第一階段的生產工藝，即前段生產（Front End Of Line）。這一階段主要完成集成晶體管的制造，包括光刻、薄膜、刻蝕、清洗、注入等幾大模塊的工藝。

第一階段前段生產（FEOL）完成后，接著開始后段生產（BEOL），BEOL由沉積無摻雜的氧化硅（也就是硅玻璃）開始，通孔由金屬鎢填充，然后制作晶體管間的電連線，最終得到滿足芯片要求的晶圓。獲得晶圓后，用圓鋸切割芯片，嵌入封裝中。芯片使用引線與封裝的引腳結合，封裝蓋子保護芯片不受外界灰塵污染。一顆融合人類智慧結晶的芯片就誕生了！

芯片設計中使用的EDA工具如下：

1、架構的設計與驗證

按照要求，對整體的設計劃分模塊。
架構模型的仿真可以使用Synopsys公司的CoCentric軟件，它是基于System C的仿真工具。

2、HDL設計輸入

設計輸入方法有：HDL語言（Verilog或VHDL）輸入、電路圖輸入、狀態轉移圖輸入。
使用的工具有：Active-HDL，而RTL分析檢查工具有Synopsys的LEDA。 

3、前仿真工具（功能仿真）

初步驗證設計是否滿足規格要求。
使用的工具有：Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。

 4、邏輯綜合

將HDL語言轉換成門級網表Netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到的標準；邏輯綜合需要指定基于的庫，使用不同的綜合庫，在時序和面積上會有差異。邏輯綜合之前的仿真為前仿真，之后的仿真為后仿真。

使用的工具有：Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。

 5、靜態時序分析工具（STA）

在時序上，檢查電路的建立時間（Setuptime）和保持時間（Hold time）是否有違例（Violation）。
使用的工具有：Synopsys的Prime Time。

 6、形式驗證工具

在功能上，對綜合后的網表進行驗證。常用的就是等價性檢查（Equivalence Check）方法，以功能驗證后的HDL設計為參考，對比綜合后的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。
使用的工具有：Synopsys的Formality 

后端相應的流程如下

1、數據準備
后端設計所需的數據主要有是Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件,它包括物理庫、時序庫及網表庫,分別以.lef、.tlf和.v的形式給出。
前端的芯片設計經過綜合后生成的門級網表,具有時序約束和時鐘定義的腳本文件和由此產生的約束文件以及定義電源Pad的DEF（Design Exchange Format）文件。(對synopsys 的Astro 而言, 經過綜合后生成的門級網表,時序約束文件 SDC 是一樣的,Pad的定義文件–tdf , .tf 文件 --technology file,Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件 就與FRAM, CELL view, LM view形式給出(Milkway 參考庫 and DB, LIB file) 

2、布局規劃
主要是標準單元、I/O Pad和宏單元的布局。I/OPad預先給出了位置,而宏單元則根據時序要求進行擺放,標準單元則是給出了一定的區域由工具自動擺放。布局規劃后,芯片的大小,Core的面積,Row的形式、電源及地線的Ring和Strip都確定下來了。如果必要 在自動放置標準單元和宏單元之后, 你可以先做一次PNA(power network analysis）–IR drop and EM 。 

3、Placement -自動放置標準單元

布局規劃后,宏單元、I/O Pad的位置和放置標準單元的區域都已確定,這些信息SE（Silicon Ensemble）會通過DEF文件傳遞給PC(Physical Compiler),PC根據由綜合給出的.DB文件獲得網表和時序約束信息進行自動放置標準單元,同時進行時序檢查和單元放置優化。如果你用的是PC +Astro，那你可用write_milkway, read_milkway 傳遞數據。

 4、時鐘樹生成(CTS Clock tree synthesis)

 芯片中的時鐘網絡要驅動電路中所有的時序單元,所以時鐘源端門單元帶載很多,其負載延時很大并且不平衡,需要插入緩沖器減小負載和平衡延時。時鐘網絡及其上的緩沖器構成了時鐘樹。一般要反復幾次才可以做出一個比較理想的時鐘樹—Clock skew。

5、STA 靜態時序分析和后仿真 

時鐘樹插入后,每個單元的位置都確定下來了,工具可以提出Global Route形式的連線寄生參數,此時對延時參數的提取就比較準確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態時序分析。確認沒有時序違規后,將這來兩個文件傳遞給前端人員做后仿真。對Astro 而言,在detail routing 之后,用starRC XT 參數提取,生成的SPEF文件傳遞給PrimeTime做靜態時序分析,那將會更準確。 

6、ECO(Engineering Change Order)
針對靜態時序分析和后仿真中出現的問題,對電路和單元布局進行小范圍的改動。

 7、Filler的插入(padfliier, cell filler)
Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無關的填充物,用來填充標準單元和標準單元之間,I/O Pad和I/O Pad之間的間隙,它主要是把擴散層連接起來,滿足DRC規則和設計需要。 

8、布線(Routing)
布線是指在滿足工藝規則和布線層數限制、線寬、線間距限制和各線網可靠絕緣的電性能約束的條件下,根據電路的連接關系將各單元和I/O Pad用互連線連接起來,這些是在時序驅動(Timing driven ) 的條件下進行的,保證關鍵時序路徑上的連線長度能夠最小。

 9、Dummy Metal的增加 

Foundry廠都有對金屬密度的規定,使其金屬密度不要低于一定的值,以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入Dummy Metal是為了增加金屬的密度。

 10、DRC和LVS

DRC是對芯片版圖中的各層物理圖形進行設計規則檢查(spacing ,width),它也包括天線效應的檢查,以確保芯片正常流片。LVS主要是將版圖和電路網表進行比較,來保證流片出來的版圖電路和實際需要的電路一致。DRC和LVS的檢查–EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula進行的。Astro also include LVS/DRC check commands。

 11、Tape out
在所有檢查和驗證都正確無誤的情況下把最后的版圖GDSⅡ文件傳遞給Foundry廠進行掩膜制造，也就是送去流片了。

以上就是本篇的關于芯片設計的全流程介紹，想了解更多EDA相關信息 歡迎掃碼關注小F（ID：iamfastone）獲取

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