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介紹

從自動駕駛汽車到手術機器人，我們的智能萬物世界正在推動對半導體日益增長的新需求。全球大流行帶來的前所未有的市場變化以及隨之而來的供應鏈壓力凸顯了芯片短缺，而用戶期望他們的電子產品能夠提供越來越復雜的功能。這樣的環境為電子行業帶來了充滿希望的機會，新的參與者進入了半導體領域。然而，設計團隊發現，傳統的單片半導體設計不再滿足某些計算密集型、工作負載繁重的應用程序的成本、性能或功能需求。遵循摩爾定律的路徑并遷移到較小的過程節點也有其局限性。

隨著摩爾定律放緩，系統復雜性增加，晶體管數量膨脹到數萬億，電子行業如何繼續下去？

多芯片系統已成為超越摩爾定律的解決方案，解決了系統復雜性的挑戰，允許加速、經濟高效地擴展系統功能，降低風險和上市時間，通過提高吞吐量降低系統功耗，并快速創建新的產品變體。對于高性能計算（HPC）、高度自動化車輛、移動和超大規模數據中心等應用，多芯片系統正在成為首選的系統架構。

當然，多芯片系統是一種最佳的解決方案，但在軟件開發和建模、電源和熱管理、分層測試和維修、芯片間連接、系統良率等領域并非沒有挑戰。如何確保您的多芯片系統按預期運行？您如何高效快速地完成這一切？從設計探索一直到現場監控，從整體系統的角度來看，中間需要考慮哪些關鍵步驟？

簡而言之，設計多芯片系統與設計單片片上系統（SoC）完全不同。您知道的每個步驟，如分區、實現、驗證、簽核和測試，都必須從系統角度執行，從一個芯片到多個芯片。適用于單片 SoC 的方法可能不足以滿足這些更復雜的系統。
閱讀下文能更深入地了解多芯片系統：它們的市場驅動因素;如何使架構探索、軟件開發、系統驗證、設計實施以及制造和可靠性等關鍵步驟適應系統;以及持續半導體創新的機會。

什么是多芯片系統？

首先，讓我們準確定義多芯片系統的含義。簡而言之，多芯片系統是一個龐大、復雜、相互依賴的系統，由單個封裝中的多個芯片或小芯片組成。創建這種類型的體系結構有不同的方法。一種方法包括分解，即將大型芯片劃分為較小的芯片，以提高與單片芯片相比的系統良率和成本。分解方法適用于異構設計以及同構設計。對于前者，一個例子是汽車系統，該系統被分解為不同的芯片以實現不同的功能，如傳感器、物體檢測和通用計算。對于后者，一個示例是將設計分解為同一計算芯片上的多個實例。

執行多晶片系統的另一種方法涉及組裝來自不同工藝技術的晶粒，以實現最佳的系統功能和性能。例如，這樣的系統可能包含用于數字計算、模擬、存儲器和光學計算的芯片，每個芯片都采用適合其目標功能的工藝技術。通過在組合中包含經過驗證和已知良好的芯片，例如可重復使用的IP模塊，團隊可以降低設計風險和工作量。無論采用哪種方法，與大型單片SoC相比，基于多個較小芯片制造設計也更具成本效益（從良率的角度來看更好）。

**圖1：** 與單片系統相比，多芯片系統可實現更好的 PPA 和良率。更小的芯片和更高的良率抵消了更高的硅面積和封裝/測試成本。

多芯片系統提供各種類型的封裝，無論是并排還是垂直堆疊的芯片放置。先進封裝類型在性能、面積和連接性方面具有不同的優勢，在復雜性和組裝方面也存在差異。
硅中介層是一種硅芯片，用作電信號傳遞到另一個元件的管道。由于硅中介層為信號提供了較大的導管，因此縮短了系統IP模塊之間的距離，并最大限度地減少了寄生延遲。由于采用RDL架構，再分布層（RDL）中介層允許扇出電路，并在連接到中介層的芯片之間進行橫向通信，使其成為2.5D和3D IC集成不可或缺的元素。
與傳統封裝相比，扇出晶圓級封裝可實現更小的封裝尺寸以及更好的熱性能和電氣性能。這種 IC 封裝類型還支持更多觸點，而不會增加芯片尺寸?；旌湘I合可提供此處討論的類型中密度最高，以及功率效率?；旌湘I合具有非常小的凸塊間距和用于連接的硅通孔（TSV），允許將兩個晶圓粘合在一起，作為一個整體工作。

行業標準確保質量和互操作性

半導體設計的歷史走上了一條更順暢的道路，這在一定程度上要歸功于行業標準，這些標準在確保質量、一致性和互操作性方面發揮著關鍵作用。多芯片系統的兩個關鍵標準是HBM3和UCIe。HBM3 提供緊密耦合的高密度內存，有助于緩解或消除瓶頸。UCIe可實現可定制的封裝級芯片集成，并適應每個引腳32 Gbps的設計，有望成為芯片到芯片互連的事實標準。

**圖3：**UCIe 支持標準封裝和高級封裝，可滿足當今和未來多芯片系統的高帶寬、低功耗和低延遲要求。

芯片間接口是實現多芯片系統不可或缺的一部分。它們由物理層（PHY）和控制器模塊組成，提供組裝在同一封裝中的兩個硅芯片之間的數據接口。分解芯片依賴于支持高數據速率的幾種芯片到芯片連接架構，這就是UCIe在這里脫穎而出的原因。芯片間接口的其他關鍵特性包括：

模塊性
互操作性
靈活性
高帶寬效率
高功率效率
低延遲
堅固、安全的已知良好模具
短距離、低損耗通道，無任何明顯中斷

芯片到芯片控制器和 PHY IP 有助于確保接口的設計符合這些標準。具有錯誤恢復機制的控制器 IP 可提供高水平的數據完整性和鏈路可靠性。PHY IP 提供高帶寬和低延遲，以支持計算密集型工作負載。UCIe 控制器和 PHY IP 支持標準和高級封裝類型以及最流行的接口，如 PCI Express （PCIe）和 Compute Express Link （CXL）以及用戶定義的流協議。PCIe 5.0/6.0、CXL 2.0/3.0、112G/224G 以太網等對于封裝以外的連接非常重要。

更多的 I/O 接口呈現更多的潛在攻擊面。芯片認證、芯片間接口加密和調試是解決多芯片設計中安全風險的一些方法。包括UCIe在內的各種標準組織正在進行標準化計劃，以調整這些系統的安全性。

正如本文后面將討論的那樣，應用協同優化方法同時處理系統、芯片和封裝有助于優化性能和功耗。

為什么需要多晶片系統？

現在，究竟是什么推動了對多芯片設計的需求？我們正處于系統摩爾時代，這是一個系統性和規模復雜性不斷上升的時代，正在推動摩爾定律的極限。對人工智能、智能和聯網汽車以及物聯網等智能萬物應用的更大需求正在擾亂市場動態，并改變我們必須推動創新的方式。數據中心等豐富的數據應用程序管理著不斷增長的數據量（在許多情況下，相當于PB級）。同時，隨著帶寬饑渴的機器對機器通信的出現，數據本身變得更加復雜。

今天的SoC已經變得相當大，以支持這些計算密集型應用，擁有數萬億個晶體管和類似于郵票的大小。隨著芯片尺寸達到制造設備的光罩極限，增加更多晶體管以支持應用需求需要增加更多芯片。問題是，要提高產量以實現所需的產量，需要一條陡峭的學習曲線。將SoC拆分為更小的芯片可解決學習曲線和良率問題。通過在多芯片系統中重復使用經過硅驗證的芯片，團隊可以加快系統上市時間。

然而，隨著封裝中芯片的增加，成本節約從硅轉移到封裝，因此封裝成本變得很大。盡管如此，在四個關鍵驅動因素的融合推動下，邁向多芯片系統的步伐仍在繼續：

成本，因為隨著時間的推移，實現解決SysMoore復雜性的芯片類型的產量已經變得非常昂貴
不斷增長的功能，需要更高的帶寬、更低的延遲，以及面對光罩極限挑戰時更高的計算性能
功耗困境，可以通過拆分大型設計來更好地解決
多個終端市場機會的需求，這就產生了對最佳模塊化架構的需求

傳統芯片制造商并不是唯一進入多芯片系統領域的公司。擁有龐大數據中心的超大規模企業、開發自主功能的汽車制造商和網絡公司都在設計自己的芯片，并在許多方面推動向多芯片系統架構的轉變，以支持其計算密集型應用。這些系統公司本質上是在努力構建優化的架構，以實現差異化，以滿足自己獨特的市場需求，換句話說，特定領域的設計。例如，他們可能對性能、安全性、安全性或可靠性有特殊要求，而多芯片系統設計可以幫助他們實現這些要求。但是，這確實需要對芯片、軟件和封裝有深入的了解。

需要全面的設計方法

超大規模企業和垂直行業對硅芯片提出了很高的要求，以支持其特定領域的需求，許多企業擁有硅設計所需的雄厚資金。毫不奇怪，其中許多公司正在設計自己的芯片并轉向多芯片系統，以滿足這些細分市場所需的計算密度要求。有些可能需要專門的架構來優化深度學習算法的性能。對于其他人來說，它可能是一個在移動消費設備或汽車子系統的功耗和性能之間取得適當平衡的系統。例如，一家大型汽車制造商依賴于異構設計，其芯片被分解，以實現與傳感器輸入以及物體檢測和通用計算相關的功能。另一個例子是，光學計算領域的一個主要參與者將數字計算、模擬、存儲器和光學計算的不同工藝技術集成到其系統中。可以說，半導體領域正在經歷巨大的變化。

在設計或采購單個模具時，重要的是要考慮封裝、互連和整個系統。模具應該如何分割？邏輯組件應該放在存儲器上，反之亦然？哪種包裝最適合最終應用？每個選擇和決策都應考慮到每個部分，以及每個部分將如何影響設計的整體 PPA 目標。

在 2D 世界中，通常的做法是，一個團隊處理他們的部分并將結果交給下一個團隊。通過多芯片系統設計，理想情況下，所有團隊都應共同應對挑戰。功耗、信號完整性、鄰近效應和散熱等重要參數無法再獨立分析，因為一個區域會影響另一個區域。前端邏輯設計必須考慮后端物理設計。否則，可能會導致前端和后端設計之間的耗時迭代，從而影響上市時間和總體設計成本。

在這種新的設計環境中，EDA公司必須提高自己的水平，介入幫助客戶完成從系統規劃到實施和固件/硬件/軟件共同開發的所有工作。用于設計和驗證、原型設計、IP 集成、測試和芯片生命周期管理的傳統流程和方法已不足以支持多芯片設計，也無法有效地將不同的點工具拼接在一起。多芯片系統的本質是多維的，因此市場需要一個可擴展、有凝聚力和全面的解決方案，以處理這些設計的復雜性，提高生產力以滿足上市時間目標，并實現 PPA 優化。

架構探索：探索、優化、融合

設計起點，即架構探索，必須采用分析驅動的方法，考慮宏觀架構決策，如IP選擇、硬件/軟件分區、系統級功耗分析和互連/存儲器尺寸。此外，還有與聚合（從芯片組裝系統）和解聚合（將應用程序分區到多個芯片）相關的多芯片宏架構決策。

若要了解在此階段必須回答的問題，請考慮一個復雜的應用程序，如超大規模數據中心。每種類型需要多少個模具，它們應該在哪些工藝節點上，以及如何連接它們？對于每個芯片，如何將不同子系統的功能劃分為本地處理元素？具有不同存儲器和計算芯片的系統將如何組裝？即使您已確保芯片設計正確，您如何確保整個系統在組裝后將滿足您的功率和性能目標？分析驅動的方法將允許您盡早迭代您的許多選擇，以優化您的多芯片系統和成本。

對于汽車等安全關鍵型應用，可預測性是一個重要標準。最終，利用建模、分析、模擬和實驗的數據驅動型架構規范方法將指導方向。

幾個關鍵領域的早期架構決策可以增強設計過程：

多芯片系統劃分為芯片，以優化芯片到芯片的流量
確保有效吞吐量和延遲的芯片到芯片通信注意事項
在接口功耗、吞吐量和芯片布局之間進行權衡
不同制造和封裝技術對性能的影響
芯片到芯片協議和接口

除了做出這些早期架構決策外，工程團隊還必須解決芯片到芯片的性能瓶頸。基于分區和芯片到芯片接口選擇對延遲和性能進行建?？梢栽谶@方面有所幫助。最后，另一個重大挑戰是通過在一個封裝中解決系統功耗以及多個芯片的熱影響來滿足功耗和熱關鍵性能指標（KPI）。

需要了解的是，當今工具流中可用的自動化已經將架構探索提升到過去幾年基于電子表格的手動預測之外。展望未來，統一的設計空間探索可以進一步提高這一過程的準確性和生產力。

確保具有堅實熱基礎的穩健系統

由于多芯片系統的目標是在比單片系統小得多的尺寸內實現更多的功能，因此每瓦性能是表示系統效率的關鍵屬性。然而，集成多個組件會帶來一些與熱應力相關的挑戰。更高的晶體管密度會產生大量熱量。該架構幾乎沒有散熱空間。如果熱量沒有散發，如果溫度超出設備的最佳范圍，芯片功能可能會受到機械應力或翹曲的阻礙。

多芯片系統中的散熱器和其他冷卻結構可以提供幫助，盡管這些組件確實增加了設備面積和成本。在多芯片系統架構中，設計電網以確保向系統的所有區域提供足夠的電力也變得更加復雜。

經過迭代過程的精心規劃的架構可以減輕熱應力。根據初始架構和物理規劃，團隊可以分析由此產生的熱行為。然后，他們可以修改架構并執行物理規劃以改善熱行為。迭代將繼續，直到滿足熱約束以及性能要求。

作為此迭代過程的一部分，前端的“假設”探索有助于避免被鎖定在分區結構中，從功耗角度來看，這種結構最終可能會變得次優。系統架構團隊可以使用建模工具將芯片的各個部分抽象為模型，以便在設計鎖定到分區之前進行性能分析和實現功耗權衡。通過將工作負載映射到多芯片系統上，設計團隊可以確定每個處理元素和每個通信路徑的活動。將硬件和軟件一起建模對于生成基本穩健且散熱良好的設計也變得更加重要，因為設計中的每個芯片都有自己的軟件堆棧。在 RTL、合成、布局和布線以及其他設計步驟期間持續監控也很有價值。隨著工具流的發展，熱感知能力越來越強，這個過程將變得更加自動化。

從散熱角度來看，在每個芯片中嵌入傳感器以持續監控和調節健康狀況（硅生命周期管理技術）提供了指示，例如，降低性能以冷卻系統。片內傳感器通常用于汽車和移動等應用，并可能成為HPC和AI等應用的主流實踐。

應對多芯片系統實施挑戰

雖然多芯片系統可以應對日益增加的系統性和規模復雜性，但它們確實存在工程團隊需要解決的固有設計挑戰。在具有數十個芯片、高集成密度（通常為每mm10，000至高達2萬個I/O）以及3D異構設計和混合架構的系統中，這是可以預期的。一個重要的步驟是探索可擴展性選項和架構，以實現最佳的PPA/mm3。一個重要的方法是針對 PPA、物理約束和成本共同優化整個系統。

圖6：?考慮到多芯片系統中的所有相互依賴關系，共同優化整個系統以實現最佳PPA非常重要。

從 2D 設計到 2.5D/3D 設計的更輕松、更高效的過渡將受益于跨模具和技術的一致數據管理。這就是由單點解決方案組成的脫節流程可能對結果和生產力特別有害的地方。為了滿足多芯片系統的獨特要求，我們需要一種涵蓋設計、分析和簽核的芯片/封裝協同設計的統一方法。理想情況下，集成環境應：

為>100 億個晶體管連接提供集成能力和效率
通過設計各個階段的并行工作流程，以及具有通用技術文件和規則的通用數據模型和數據庫，支持更快的設計收斂
通過單一軟件環境和GUI提高生產力，實現多芯片/封裝協同設計
在最佳 PPA 上實現快速收斂，同時加快封裝速度
盡早在系統范圍內優化設計和成本

解決多芯片系統軟件開發和軟件/硬件驗證問題

在驗證方面，將多芯片設計視為比SoC大得多的系統過于簡單。確實如此，但有效地模擬非常大的系統會給容量帶來問題。多晶片系統也往往是異構的，晶片在不同的工藝節點上開發，在某些情況下，重復使用，限制了對任何專有RTL的訪問。

對于多芯片軟件開發和軟件/硬件驗證，有幾個關鍵考慮因素和解決方案：

一個芯片的軟件啟動，軟件依賴于其他芯片。多抽象系統建?？梢岳每焖?、可擴展的執行平臺，這些平臺利用虛擬原型和硬件輔助驗證。
芯片到芯片接口的驗證。硅前驗證可以利用使用模擬/混合信號（AMS）流驗證和表征的 IP 模塊。硅前驗證和一致性測試也可以通過帶有UCIe協議接口卡的UCIe控制器IP原型進行處理。
多芯片系統軟件/硬件驗證。每個芯片都可以映射到自己的仿真設置上，并通過芯片到芯片事務處理器（UCIe等）連接。通過硬件輔助驗證執行的實際應用工作負載可以深入了解多芯片系統性能，并支持電源驗證的快速周轉時間。被測模具也可以通過速度適配器連接到成熟模具的原型。

讓我們更深入地了解這些要點。鑒于這樣一個運行非常復雜軟件的復雜系統，必須盡早開始驗證過程，創建多芯片系統的虛擬原型以支持軟件開發。使用虛擬模型預先指定系統行為，在該模型上運行軟件，可以使系統規范變得更加固化，并在仿真之前更好地定義軟件。

在多芯片系統中，在協議級（數字部分）和模擬級（PHY）優化晶片間連接非常重要。AMS 仿真有助于降低硅后出現問題的風險。

異構設置有助于多芯片系統的驗證。考慮一個設計，由一個半導體供應商開發的三個芯片組成，該供應商提供RTL，第四個芯片來自另一個供應商，沒有RTL接入，但有一個現有的芯片。具有RTL的三個芯片可以在大規模設置中仿真，UCIe事務處理器提供不同仿真器之間的橋梁，實際上代表了實際多芯片系統中的連接性。第四個芯片可以封裝在測試板上的測試芯片中，該測試板通過UCIe速度適配器連接到仿真器。解決容量問題后，仿真可以支持調試和驗證設計軟件及其硬件。通過此過程，團隊可以獲得做出正確決策所需的指導。例如，通過盡早確定系統中每個芯片的功耗，團隊可以根據每個芯片的功率預算確定芯片堆疊是否可行。

驗證多芯片系統的功能正確性

無論我們談論的是單晶片還是多晶片，都必須對整個系統進行驗證，以確保其功能正確符合其設計規范。換句話說，設計是否達到了它的目的？單個模具在組裝在一起之前經過驗證。在芯片級別進行更詳盡的驗證可減少多芯片系統錯誤的機會。但是，組裝后，必須在連接級別執行測試，以確保通過一個端口推送的數據落在正確的位置，并在系統級別執行測試，以確保適當的系統性能。

隨著 EDA 供應商不斷增強工具流程，設計界可以在解決多芯片系統驗證挑戰的領域尋求投資。例如，利用云彈性的基于云的混合仿真可以解決容量問題。事務級捕獲僅從分布式節點在云上快速流式傳輸相關數據，以便稍后一起分析，可以使大型系統的調試易于管理。分布式仿真技術將云中的多個節點重新用于網絡中的1，000個內核進行并行仿真，可以加速多芯片系統驗證。

加速系統簽核，實現芯片成功

設計簽核是一個多步驟的過程，涉及通過一系列迭代的檢查和測試，以確保設計在流片之前沒有缺陷。簽核檢查非常復雜，涵蓋壓降分析、信號完整性分析、靜態時序分析、電遷移和設計規則檢查等領域。多芯片系統簽核遵循類似的方法，但考慮到所有系統的相互依賴性，其規模要大得多。

高效、全面的提取流程可以對各種多芯片系統架構進行建模，以獲得準確的性能和硅結果，從而支持先進的工藝技術。多芯片系統的工程變更單（ECO）需要快速執行，并與所有相關的生態系統合作伙伴協同執行，以便快速識別變更并有效地協調設計。這只能通過黃金簽核工具來完成，這些工具提供全面和分層的ECO，也可以加速PPA關閉。此外，能夠準確分析您的多芯片系統設計有助于在流片之前發現問題。黃金簽核工具可以保證多芯片系統中的每個參數都可以準確、完整和方便地閉合

測試，測試：查明已知良好模具的可用性

為了確保多芯片系統的質量，需要進行徹底的預組裝測試，以獲得芯片級別的已知良好芯片（KGD），以及互連和系統級別的粘合后測試。多芯片系統的單個芯片都經過全面測試，以滿足最低的測試逃逸要求，如DPPM（百萬分之缺陷部件）測量。這需要內置于設計模塊中的高級可測試設計（DFT）功能。例如，邏輯和存儲器內置測試（BIST）需要將硬件引擎集成到設計中，以應用測試并執行維修，然后進行診斷。存儲器（以及互連，就此而言）中的冗余允許在維修期間優化良率。

當需要在晶圓級別測試芯片時，團隊可能會發現有許多凸塊可能太小且太密集而無法物理探測，因此可能需要專用焊盤用于預組裝階段基于晶圓的測試。這些是犧牲墊，不會粘合到最終設計中。在對單個模具進行徹底測試和修復后，它可以移動到芯片到模具空間進行組裝和粘合。一旦存儲器和邏輯芯片部分或完全綁定，測試互連有助于確定芯片到芯片的連接是否良好或是否需要維修。所有互連器件在組裝后都要經過這樣的測試、維修和重新測試過程。最后一步是測試多芯片堆棧和封裝，以評估芯片是否仍可完全運行并修復，以防它們在運輸、安裝或組裝過程中損壞。

特別是對于多芯片系統，IEEE Std 1838-2019 是多芯片測試訪問的強制性和可選片上硬件組件的標準尋址，允許對芯片和相鄰芯片之間的互連層進行單獨測試。根據IEEE的說法，該標準主要適用于TSV，但也可以涵蓋其他2.5D互連技術，包括引線鍵合。3DIC 帶來了獨特的測試挑戰，并且需要從堆棧級別的鍵合焊盤訪問每個芯片的嵌入式測試儀器的機制。

傳統上，DFT團隊使用從板級繼承的測試訪問機制（例如邊界掃描）來模擬芯片到芯片互連并執行其測試生成。這種方法是相當手動的，因為團隊必須提取網表，自己構建所有內容，并創建驗證環境。為了在測試階段提高生產率，需要自動化的晶粒到晶粒測試解決方案。

芯片生命周期管理如何影響系統運行

硅健康也可以通過硅生命周期管理（SLM）技術進行評估。SLM 涉及將監視器集成到設計的組件中，以在設備的整個生命周期中提取數據，即使在現場也是如此。從芯片到系統收集的深入、可操作的見解允許持續分析和優化。

對于多芯片系統，監控基礎設施應統一在多個芯片之間。這個想法是捕獲芯片整個生命周期中的環境、結構和功能條件的概況。挑戰在于復雜性驅動的可靠性、電源管理和互連問題。

例如，考慮到系統的相互依賴性，設計團隊需要知道在哪里放置兩個具有非常不同熱特性的芯片，以便一個芯片的散熱不會對另一個芯片或系統的運行產生負面影響。一旦進入現場，芯片就會受到老化和溫度的影響，因此連續監測是一項有價值的功能。在分解的世界中，一旦單個模具被包裝，獲得它們也更具挑戰性。例如，如果模具垂直堆疊，則需要一種有效的方法來訪問它們以進行現場表征。

圖8：芯片生命周期管理可在芯片的整個生命周期（包括現場）為芯片提供可操作的見解。

EDA 工作負載云的出現為預測分析增添了優勢。例如，能夠預測現場芯片退化或故障可以觸發糾正措施以防止這些結果。

在高級節點上設計的芯片通常具有片上監視器，但對于舊工藝上的芯片，情況并非總是如此。此外，并非所有供應商都向其客戶提供對此數據的訪問權限。當使用來自多個來源和多個技術節點的芯片時，設計團隊需要確定其最佳成本和覆蓋范圍權衡，以測試其復雜模塊。在多源模具模塊中整合可追溯性和分析機制有助于降低成本、質量和可靠性。目前還沒有關于如何監控和共享數據的標準化方法，但半導體行業的供應商正在推動這一點。

異構模具集成的綜合方法

多芯片系統的大規模和范圍要求在深入了解這些設計中的所有相互依賴關系的基礎上開發經過驗證、統一和全面的解決方案。EDA廠家能提供業界全面、值得信賴和可擴展的多芯片系統解決方案，為成功的多芯片系統設計提供最快的途徑。該解決方案由全面的 EDA 工具和 IP 組成，可實現早期架構探索、快速軟件開發和驗證、高效的芯片/封裝協同設計、強大而安全的芯片間連接，以及改進的運行狀況和可靠性。經過生產強化的設計引擎以及黃金簽核和驗證技術可最大限度地降低風險，并加快實現最佳系統的速度。

符合行業標準的廣泛高質量 IP 產品組合，包括用于高帶寬、低延遲芯片間連接的 UCIe;以及防止篡改和物理攻擊的安全接口 — 還可以降低集成風險，同時加快上市時間。

圖 9：?多芯片系統解決方案是從頭開始構建的，可以支持要求日益苛刻的系統和應用。

總結

隨著計算需求的增加和我們的智能萬物世界變得更加智能，單片芯片已不足以滿足某些類型的應用。人工智能、超大規模數據中心、網絡、移動和汽車正在改變硅領域，將多芯片系統推向最前沿。與同類產品相比，這些分解的芯片重新聚合在單個封裝中支持巨大的性能要求，而不會對功耗、面積或良率造成影響?；旌虾推ヅ鋪碜圆煌に嚰夹g的模具以支持不同功能的能力為設計人員提供了一種從摩爾定律中獲得更多收益的新方法。

由于多芯片系統是具有無數相互依賴關系的復雜系統，因此從設計到驗證、電源管理、測試、SLM 等，每一步都需要采用全面的方法。從系統角度進行協同設計和分析有助于確保設計能夠實現此架構的 PPA 承諾。利用云和 AI 的 EDA 解決方案有助于簡化設計和驗證流程，從而獲得更好的結果。

工程師從不回避嚴峻的挑戰。摩爾定律將減弱，而計算和連接需求將飆升。多芯片系統的出現為電子行業繼續推動創造改變我們生活的產品提供了前進的方向。

在速石，為設計人員提供了一條途徑，以經濟實惠的價格高效交付具有前所未有的功能的創新產品。通過重復使用經過驗證的芯片，我們的解決方案有助于降低風險，加快上市時間，并快速創建具有優化系統功率和性能的新產品變體。如果您希望保持領先地位并從多芯片系統的眾多優勢中受益，我們邀請您立即開始使用我們的解決方案。加入我們，擁抱芯片設計的未來，探索多芯片系統的可能性

本文文字轉載：https://www.synopsys.com/multi-die-system/heterogeneous-integration.html

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